December 1, 2021
カテゴリ： 作りモノ
今日は早めで帰宅は18時過ぎ。
神田装備で確保して放置していた(^^) Xilinx の FPGA 評価ボード Spartan 3E Starter kit を動かしてみました。
まずは開発ツールをセットアップしないといけないので、 ISE Webpack 14.7 をダウンロードします。ダウンロードには Xilinx への登録が必要でした。法人が登録することしか考えてない登録フォームで結構悩みましたが... (^^;
ISE Webpack 14.7 Windows 10 と書かれたのがあるので、最初これをダウンロードしてインストールしたのですが、Virtual Box の最新版をインストールしないとエラーが出るし、起動しても仮想マシンベースで非常に使いにくかったので 14.7 無印をダウンロードしました。
ISE Webpack 14.7 はそのままでは Windows 10 でうまく動かないようです。インストール後に Windows8以降のOSでISE WebPACKを動かす を参考に修正を行ってください。
ISE Webpack のライセンスは Help の Manage License からウィンドウを開いて Acquire a License タブで Get My Purchased License を選んで進んでいくと Xilinx のサイトにログインして無料ライセンスを取得することができたはず(手順をメモるのを忘れた(^^;;)。取得したライセンスファイルを Locate Exisiting License で指定すればいけたはず。うろ覚えでスイマセン。(^^;;
ISE Design Suite 14.7 を起動して、New Project でプロジェクトを作ります。Wizardに従ってプロジェクト(トップモジュール?)を作ります。ひな形のソースファイルができるので、それに加筆していきます。
今回は内部クロックの50MHzを26ビットカウンタでカウントして、その上位8ビットを Spartan 3E Starter kit の 8つのLEDに出力する Verilog HDL ソースを書きました。
読めるかな(^^)
ソースだけだと論理合成(Synthesize - XST)はできますが、配置配線(Implement Design)ができません。配置配線するには一度論理合成してから ucf ファイルを作成します。ウィザードもあるのですが、使い方が分からなかったので、 spartan3e.ucf を参考にクロック(CLK_50M)やLEDのピンを割り振っていきます。
こっちも読めるかな
これで配置配線もできます。配置配線が終わったら FPGA に書き込むためのbitファイルを作成(Generate Programming File)します。その後、Spartan 3E Starter kit をUSBケーブルでPCと接続し、iMPACTを起動(Configure Target Device)します。
Boundary ScanでInitialize Chainする
USBケーブル経由でJTAGチェーンが見えるようで、Boundary Scan で Initialize Chainするとデバイスが表示されます。xc3a500e が FPGA なので、この上で右クリックして Assign New Configuration Fileを選んで、先ほど作成したbitファイルを選択します。その後、もう一度右クリックして Program を押すと FPGA に bitファイルが書き込まれ、回路が動作し始めます。
動作してる様子
ボード上のピン曲がりも結構あるので動作するかどうか怪しかった Spartan 3E Starter kit ですが、元気に動いてくれました。ボード上には LCD や VGA コネクタ、ロータリエンコーダにスイッチ類が付いてるので色々遊べそうです。Verilog HDL はすっかり忘れてしまってますが、これを機会に復習してみるか... (^^;;
--- 19:40 ---
神田装備で確保して放置していた(^^) Xilinx の FPGA 評価ボード Spartan 3E Starter kit を動かしてみました。
まずは開発ツールをセットアップしないといけないので、 ISE Webpack 14.7 をダウンロードします。ダウンロードには Xilinx への登録が必要でした。法人が登録することしか考えてない登録フォームで結構悩みましたが... (^^;
ISE Webpack 14.7 Windows 10 と書かれたのがあるので、最初これをダウンロードしてインストールしたのですが、Virtual Box の最新版をインストールしないとエラーが出るし、起動しても仮想マシンベースで非常に使いにくかったので 14.7 無印をダウンロードしました。
ISE Webpack 14.7 はそのままでは Windows 10 でうまく動かないようです。インストール後に Windows8以降のOSでISE WebPACKを動かす を参考に修正を行ってください。
ISE Webpack のライセンスは Help の Manage License からウィンドウを開いて Acquire a License タブで Get My Purchased License を選んで進んでいくと Xilinx のサイトにログインして無料ライセンスを取得することができたはず(手順をメモるのを忘れた(^^;;)。取得したライセンスファイルを Locate Exisiting License で指定すればいけたはず。うろ覚えでスイマセン。(^^;;
ISE Design Suite 14.7 を起動して、New Project でプロジェクトを作ります。Wizardに従ってプロジェクト(トップモジュール?)を作ります。ひな形のソースファイルができるので、それに加筆していきます。
今回は内部クロックの50MHzを26ビットカウンタでカウントして、その上位8ビットを Spartan 3E Starter kit の 8つのLEDに出力する Verilog HDL ソースを書きました。
読めるかな(^^)
ソースだけだと論理合成(Synthesize - XST)はできますが、配置配線(Implement Design)ができません。配置配線するには一度論理合成してから ucf ファイルを作成します。ウィザードもあるのですが、使い方が分からなかったので、 spartan3e.ucf を参考にクロック(CLK_50M)やLEDのピンを割り振っていきます。
こっちも読めるかな
これで配置配線もできます。配置配線が終わったら FPGA に書き込むためのbitファイルを作成(Generate Programming File)します。その後、Spartan 3E Starter kit をUSBケーブルでPCと接続し、iMPACTを起動(Configure Target Device)します。
Boundary ScanでInitialize Chainする
USBケーブル経由でJTAGチェーンが見えるようで、Boundary Scan で Initialize Chainするとデバイスが表示されます。xc3a500e が FPGA なので、この上で右クリックして Assign New Configuration Fileを選んで、先ほど作成したbitファイルを選択します。その後、もう一度右クリックして Program を押すと FPGA に bitファイルが書き込まれ、回路が動作し始めます。
動作してる様子
ボード上のピン曲がりも結構あるので動作するかどうか怪しかった Spartan 3E Starter kit ですが、元気に動いてくれました。ボード上には LCD や VGA コネクタ、ロータリエンコーダにスイッチ類が付いてるので色々遊べそうです。Verilog HDL はすっかり忘れてしまってますが、これを機会に復習してみるか... (^^;;
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