Verilog-HDLの設計～大学の宿題より | ＜ナカミニメモ＞中野美奈子さんの素晴らしさをお届け～

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2006/10/31

今大学の情報処理センターとなる場所から書いています。明日授業がある教科の宿題をずっとやっていました。その宿題はVerilog-HDL(ハードウエア記述言語)を用いてALU(算術演算回路)となるもの(加算器，減算器，左右シフト)を論理設計する。ソフトを用いてシュミレーションしてそれをプリントするという課題。

加算器は授業でやったんだけど減算器や左右シフトは自分で考えないといけなかったので随分と時間がかかりました。 論理回路(デジタル回路)で足し算引き算するのって大変！ ICとか作っている人ってホント凄いよな

あとマルチプレクサ(MUX)を2つほど使いました。またソースファイルは160行ほどになりました。

ちなみに今回の宿題は自分が書いたことがあるVerilogでは一番の長さつまり一番大きい規模になりました。

entry date Oct 31, 2006 4:34:13 PM

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